MIPS32® 24K™ 系列

• 24K 核心系列具有8級管線，在90nm製程條件下最大時脈頻率超過600 MHz，能為SoC設計人員提供充足的性能餘量，以滿足利用軟體靈活性而非呆板固定的硬體來實現更多功能以及未來升級所需，進而降低産品成本，加快上市速度。
• Cadence、Synopsys、Magma 和其他 EDA產業領先公司都可提供支援，透過聯合開發定制化SoC設計方法，幫助最大限度地縮短設計時間，並提供一條成熟可行的晶片設計途徑，以把高性能低功率24K核心與先進的核心強化技術結合起來。
• 24K核心對基於OCP (www.ocpip.org)的核心介面都進行了標準化，使標準SoC IP十分易於重覆使用，因此能加快上市速度。現在，透過常用片上介面很容易就能整合儲存控制器、匯流排互連和其他標準化週邊。
• 這種高度可擴展24K微架構可實現業界標準MIPS32 Release 2架構，具有增強位元欄位操作、降低中斷延遲和增強快取記憶體控制等功能。
• 有豐富的第三方工具和軟體環境支援24K核心系列

32位元 MIPS32®架構

• 8級管線
• 32位元地址
• 向量中斷，外部中斷控制器支援
• GPR映射暫存器(可選，可以另外增加一個或三個映射，以把中斷處理器的延遲降至最小)

浮點單元(FPU)

• 提供核心浮點版本
• IEEE 標準754相容，支援單和雙精度計算
• 包含32個64位元暫存器，能以更低的載入/儲存開銷實現更多的操作

MIPS16e™程式碼壓縮

• 32位元指令的16位元編碼，可提高程式碼密度
• 特殊的PC相關指令，可以高效載入位址和常數
• SAVE & RESTORE巨集指令，用於副程式內部堆疊的設置和拆卸

可編程快取記憶體的大小

• 可分別配置的指令快取和資料快取，大小為0/8/16/32/64KB
• 4路集關聯(set-associative)
• 最多8個待執行負載丟失
• 回寫和直寫支援
• 32位元組大小的快取記憶體排列

中間結果暫存器SPRAM支援

• 獨立的快取記憶體配置
• 64位元 OCP 2.1記憶體介面
• 支援高達1MB的陣列
• 指令和資料分別採用單獨的RAM

記憶體管理單元(MMU)

• 4表項指令微TLB，8表項資料微TLB
• 頁面大小可變的可配置16/32/64雙表項JTLB
• 針對無需地址映射或保護的應用的可選固定映射轉換(FMT)

中間結果暫存RAM(SPRAM)支援

• 指令和資料分別採用單獨的RAM
• 兩個用於外部DMA的64位元OCP介面

匯流排介面單元(BIU)

• 執行開放核心協定(OCP) Release 2.1
• 64位元讀寫資料匯流排，可實現記憶體和L1快取記憶體之間的高效傳輸
• 支援不同的CPU-系統匯流排時脈比例，為系統實現提供更大的靈活性
• 4路寫入緩衝器

整數乘法/除法單元(MDU)

• 完全管線化的每周期一次的32×32 MAC(乘法累加)指令執行速度

功率控制

• 最小頻率：0 MHz
• 省電(睡眠)模式(由軟體WAIT指令觸發)
• 支援軟體控制時脈除法器
• 精細粒度時脈閘控

EJTAG 除錯

• 性能計數器
• 支援單步進
• 虛擬指令和資料位址中斷點
• PC和資料位址及資料值壓縮跟蹤

通用協同處理器(COP2)介面

• 64位元使用者定義協同處理器介面

製程	65nm G
頻率 (MHz)	750+ (最壞情況)
性能	1.51 DMIPS/MHz
功率 (mW/MHz)	0.34
核心面積(mm2)	0.83 (僅核心，從完全版圖GDSII 資料庫提取)

註：頻率、功耗和尺寸取決於配置方案、合成、晶片供應商、製程以及單元庫。



24Kc™ 核心: 這款基本核心包含了一個高性能的32x32 乘法/除法單元和具TLB或固定映射的可配置MMU。

24Kf™ 核心: 增加了完全相容IEEE 754 規範的硬體浮點支援。

24K® Pro 核心: 24Kc Pro 和 24Kf Pro核心具有CorExtend™ 功能。

MIPS32® 24K®處理器核心系列軟體使用手冊(.pdf)

MIPS32® 24Kc™處理器核心資料手冊(.pdf)

MIPS32® 24Kf™處理器核心資料手冊(.pdf)

MIPS32® 24K®核心系列的編程(.pdf)